|
| |
 |
Электронные компоненты Мануалы CyMM.fBbivum  )/2 9304> вторая половина сдвоен, полноеосумнаг. 1/Z930 S S С, S=/l тюс/минус в 5Ю .f/2 « -CP ши Сд8оен.аН- у X Сумм /Bb/wrrr. -Хт/Розность Хплюс/mHi/cY С&.В А ж поли. сц/чма/77ора v-\p /г а i 7/таэ w.JH- Рис. 8.32, Последовательное двоичное сложение/вычитание. Второе прохождение исключается путем использования двух ЛЭ ИСКЛЮЧАЮЩЕЕ ИЛИ на пути данных, в результате чего используется эффективно сумматор при активных Высоких операндах в одном режиме и активных Низких операндах в другом. Как при сложении, так и при вычитании триггер переноса должен взводиться при активных Высоких операндах и сбрасываться при активных Низких операндах. Двоично-десятичный сумматор/еычитатель 7483. Микросхема 7483 состоит из четырех полных каскадно соединенных сумматоров. Они суммируют 4-разрядные величины А с 4-раз-рядньши величинами В плюс вход переноса, формируя на выходе четыре суммирующих разряда и перенос. Нет входов управления, поэтому быстродействие ограничивается внутренней структурой сквозного переноса. Однако этот дешевый 4-разрядный сумматор в корпусе с 16 выводами применим для параллельных двоичных систем, среднего быстродействия и в двоично-десятичных арифметических устройствах последовательного типа. Схема, представленная на рис. 8.33, обеспечивает суммирование и вычитание двоично-десятичных чисел по 4 разряда (одна цифра) параллельно. При операции сложения на управляющий вход (Вычитание) подан Низкий уровень, и первый 4-разрядный сумматор со сквозным переносом 7483 суммирует , данные, поданные на входы Во-з и Ло-з, формируя двоичную Втестб 4. Л  ЗепщаитиВте Высотеjrnepa- Высоние ан-~ muBmie Низ-те операноь/ \s СчетВеретый Z-na- нальрыи щлб/питеи-сор ЬптивнШ  74вз Р Сд разрлвши J&, -JJ оичмш полный I стматор ХАшВтй Вы-  Ао 8oAf BfA2B2 А3В3 Сд 4-разрлдтги двоттш полтт cunnawqp Т Т I f" J), Л2 щ Рис. 8.33. Сумматор/вычитатель двоично-десятичных чисел. сумму на выходах 5о-з и двоичный перенос на выходе С4. При случаях, когда двоичная сумма больше 9, т. е. когда 83(82 + + 81) + С4, формируется десятичный перенос с помощью показанного логического устройства путем взведения триггера переноса и подачи двоичной 6 на В-входы второго 4-разрядного сумматора 7483. Выходы Do - -Оз представляют скорректированную двоично-десятичную сумму D = Л плюс В. При вычитании управляющий вход (Вычитание) является Высоким, что приводит к инвертированию входов Во-г первого сумматора 7483. Мультиплексор 74157 передает сигнал выхода Q триггера переноса на Вход Переноса (Со) первого сумматора 7483, который выполняет операцию. Перенос плюс А плюс В - хорошо известный алгоритм двоичного вычитания. Сигнал с Выхода Переноса (d) инвертирует£я до того, какой через мультиплексор направляется на J-K- вход триггера, выполняющего заем единицы старшего разряда. При взведении этого триггера результат в двоичном коде на 5о-з требует корректировки путем вычитания 6 или добавления 10. Это выполняется во второй микросхеме 7483 направлением сигнала d на вход Со (взвешивание 2) и на вход Вг (взвешивание 8). Выходы Do-3 представляют скорректированный двоично-десятичный результат D - А минус В. Так как сложение двоично-десятичных чисел является асимметричной функцией, данная схема должна быть слегка видоизменена для активных Низких операндов (рис. 8.33). Арифметическо-логическое устройство 74181. АЛУ 74181, показанное на рис. 8.34, является параллельным 4-разрядным СИС-прибором, который может выполнять 16 арифметических и все 16 возможных логических операций над двумя параллельными 4-разрядными словами. Важными арифметическими операциями являются сложение, вычитание, передача данных, дифференцирование, положительное приращение, отрицательное приращение, инвертирование и удвоение. Операция выбирается по четырем шинам выборки So - 5з и шине управления режимом М, которая имеет Низкий уровень для арифметических операций и Высокий для логических операций. Прибор имеет Вход Переноса, Выход Переноса для сквозного переноса при каскадировании узлов и две вспомогательные функции ускоренного переноса. (Формирование Переноса и Распространение Переноса) для использования ускоренного переноса микросхемы 74182. Также обеспечивается выход условия А = В с открытым коллектором, который можно связать схемой И с выходами А = В других АЛУ для выделения условия всех Высоких выходов нескольких устройств. Принцип действия. В логической части АЛУ 74181 четыре идентичные логические схемы И/ИЛИ открывают входные операнды Л и В четырьмя шинами выборки So-з для формирования требуемых вспомогательных функций И и ИЛИ первого уровня. Затем они используются для формирования функций суммы и переноса. Внутренний ускоренный перенос обеспечивает высокое быстродействие. Выход А== В формируется путем восприятия всех единичных состояний на /-выходах. Когда управляющий вход М Высокий, то распространение переносов запрещено и на выходах вырабатываются логические функции. Имеющиеся в приборе функции образуют закрытый набор, такой, что инверсия логических входов дает имеющуюся в этом наборе функцию. Поэтому этот прибор выполняет те же логические и арифметические функции в активном 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 [ 15 ] 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 |