+7(495)926-7456
+7(495)926-7456
Электронные компоненты  Мануалы 

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 [ 22 ] 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135

ддоичио-деслтичньт SscoSti

£дитцы

/О 20

1\-

40 SCr

р Ч~разрядныи Q а сумматор "

So Sf ->з

p Н-разря&ши. p сумматор Ч

Sn Sf Sz S3

I ! 1

Дбоичные Выходь!

Сумматоры: НМОП: 40088 ТТЛ: 7483 ТГМ Ш: 74 LSS3 ГТМШ: 74 LS283

Рис. 8.44. Преобразование двузначного двоично-десятичного числа в двоичное.

Таким образом, для выхода 2 сумма частично образуется в первом сумматоре и завершается во втором, как показано на рис. 8.44. Входы, отмеченные через Т, должны иметь обозначение Низкий при активных Высоких входах и обозначение Высокий при активных Низких входах.

Преобразователь трехзначного двоично-десятичного числа в 10-разрядное двоичное число. Параллельный преобразователь двоично-десятичного кода в двоичный, показанный на рис. 8.45, использует четыре 4-разрядных сумматора Со сквозным переносом 7483 для суммирования всех двоичных эквивалентов 12 разрядов в трехзначном двоично-десятичном числе и формирует 10-разрядное двоичное число.

Как показано в табл. 8.3, есть четыре входа для двоичной восьмерки. Это требует значительно более сложной структуры сумматора, но поскольку двоично-десятичные разряды веса четырех и восьми взаимно исключающие, то они могут быть включены через схему ИЛИ за пределами рядов сумматора и



Таблица 8.3. Двоичио-десятичиое преобразование в двоичное на сумматорах

2° 2- 2

2s 2

Десятичные 1-,

2» 2" 2

ДДК (1) (Z) (4) IS) (f6) (32) (бг,) (f28) (2S6) Ш) (f02i) (30i8) (409Б) (S№2)

2C )(, x

60 X л

-100

л X

X

iOO

£00

1000

X А

гооо

* X

eooo

восьмерка может быть разделена на две четверки. Сумматоры с ускоренным переносом можно использовать для более быстрой работы. Этот метод имеет смысл использовать для трех - четырех значащих цифр (четыре цифры требуют 10 сумматоров). Сверх этого сложность структуры сумматора является ррепятствием.

Пример 8.6. Индикаторный дешифратор 8-разрядного двоичного кода в 3-значный десятичный. Распространение 8-разрядных микропроцессоров породило спрос на индикаторные преобразователи 8-разряД110го двоичного кода в десятичный, так как по сравнению с 8-разрядным словом 3-значиое число не только проще считывать, интерпретировать и запоминать, но оно такгке требует меньще места на передней панели прибора. Простота схемы является желательным фактором ДЛЯ выполнения этого преобразования.

Решение. ПЗУ и ППЗУ особенно хорошо подходят для такого преобразования кодов, но грубый расчет показывает, что потребовалось бы ПЗУ 256 X X 10 плюс три 7-сегментных дешифратора/формирователя. Схема, показан--я на рис. 8.46, позволяет получить тот же результат только на одном ППЗУ 256 X 4, на трех 7-сегментных дешифраторах/формирователях с входными фиксаторами-защелками (9368 или 9374) и на двух корпусах логических элементов.

Общее число разрядов в ППЗУ уменьшается исключением младшего значащего разряда при преобразовании кодов (МЗРо.-с = МЗРвых) и путем ком-



Ддоичм-деСйти/иые бходы актиВные Высоте им антиВйЫё

шдие

W 1со~2ои~ШГ

омон на я схема X

20 О

74S3

С, -разряд. дВоич. С полный су/матор

4/0 О

ooA,Bfe233 74-33

С„ -разряд. dSouvH.c полтш cp/vfiomop 5? S3

4-4 44.? 4

, „. 7483

- -разряд- двои<.

• Н6Ш сумма тор Sf

о I/ г ~з

tttt

0В,23ВЗ 7483

Со 4-разрядн- deouvCt/y" полный сумматор So " " "

2z 2

TTTT

2 Zj

Дбсичн. £ыто9б1 антивные Вь/соние иу/и антпибные изние

ом5инационная агема

/1нтиднб/й Вь/соний.

Антиднь/й В/изний

8- 4-

-или

Рис. 8.45. Параллельный преобразователь двоично-десятичного кода в двоичный.

бинации входа /? с одним выходом ППЗУ для формирования трех возможных величин «сотен» информации согласно малой таблице истинности. Этим уменьшаются требования по объему ППЗУ до 128 X (3-Ь 4-f 1) разрядов.

Такого устройства нет в продаже, но ППЗУ 256 X 4 можно использовать в схеме временного уплотнения, применяя фиксаторы микросхем 9368 или 9374 для мультиплексирования выходной информации ППЗУ. Подробности показаны на схеме.

Последовательный преобразователь двоично-десятичного кода в двоичный. Двоичный эквивалент двоично-десятичного числа формируется по хорошо известному алгоритму путем



0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 [ 22 ] 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135