|
| |
 |
Электронные компоненты Мануалы на запоминаться (задерживаться на один такт) единица переноса в следующий разряд. В соответствии с этим словесным описанием синхронный автомат, выполняющий функции двоичного сумматора, должен иметь два входа, на которые подаются сигналы (двоичные разряды) X и у, один выход г и один элемент памяти (триггер) Q для запоминания переноса в следующий разряд. На основании законов двоичной арифметики составляются таблица истинности (табл. 2.7) и диаграммы Вейча для функций z, Q+, J и К (рис. 2.60), из которых следует, что D = V V yQ, z = X ф ®y®Q, J = ху, К = ~ху. На рис. 2.61 показана схема последовательного двоичного сумматора, выполненная на /-/(-триггере (микросхема 155ТВ1). Последовательные двоичные сумматоры часто используются в цифровых следящих системах с астатиз-мом второго порядка для реализации интегратора. В этом случае требуется фиксировать переполнение разрядной сетки интегратора с учетом знака переполнения. Сигналы положительного Zj и отрицательного Zg переполнений интегратора используются Б цифровых следяшлх системах в качестве команд, по которым производится отработка рассогласования в ту или другую сторону с помощью цифрового фазовращателя. Суммирование чисел X и Y любого знака в последовательных двоичных сумматорах производится в дополнительном коде. Простейшая структурная схема интегратора представлена на рис. 2.62 (ЗГ -: задающий генератор). Синхронизатор С, представляюшлй собой делитель частоты со схемами формирования тактового сигнала Н и сигнала w, временное положение которого определяет момент поступления на последовательный двоичный сумматор (ПДС) знаковьщ разрядов чисел X и У из сдвигающих регистров РгХ и PrF, управляет работой интегратора. Регистр РгХ имеет входы для параллельной записи числа X. Если числа X и У п-разрядные, то тактовый сигнал Н представляет собой группы из п импульсов, следующие с некоторым периодом ТпТн, где Тн - период тактового сигнала Таблица 2.7 Рис. 2.60. Синтез последовательного двоичного, сумматора Н внутри группы. Значение Т задает коэффициент передачи интегра- тора Составим таблицу истинности (табл. 2.8), определяющую закон функционирования ПДС. Значения функций Q+ (перенос) и 23 (сумма) при ffii = О должны совпадать с соответствующими значениями функций Q+H 2 в табл. 2.7, так как при этом производится сложение разря- У-И -X- & J & К х„ Xj Z, Z, РгУ Н Рис. 2 61. Схема последовательного двоичного сумматора Рис. 2.62. Структурная схема цифрового интегратора дов чисел с учетом переноса до появления знаковых разрядов. В этом случае функция гз = х@ y@Q. (2.39) Переполнение разрядной сетки можно обнаружить только после сложения чисел X и Y, поэтому при w = О значения функций = 22 = = 0. Перенос из знакового разряда должен отсутствовать, так как в противном случае он поступил бы в первый разряд при следующем цикле сложения, поэтому при значении сигнала w = 1 следует положить, что функция Q+ = 0. Разрядная сетка может переполняться только Б тех случаях, когда суммируются числа одинакового знака, т. е. если х = у при w - I. Переполнение разрядной сетки интегратора можно фиксировать в моменты времени, когда происходит изменение знака суммы чисел X и У на противоположный знак. Подста- Таблица 2.8 вив значения х = ув выражение (2.39), получим, что функция = Q. Поэтому если л: = г/ = О (числа X и Y положительные), а Q == 1, то имеет место положительное переполнение разрядной сетки, т. е. значение функции Zi = 1. Если же x=i/=l,aQ = 0 (числа X и У отрицательные), то имеет место отрицательное переполнение разрядной сетки, т.е. значение функции Z2= 1. Для восстановления знака остатка суммы при переполнении разрядной сетки функцию при значении сигнала w = 1 следует определить соотношением Zg = л; ф г/ 0 Q 0 Zj 0 Zg. Составив по табл. 2.8 диаграммы Вейча, можно получить D = тУ y\J Q -xyQ, z=wxy\jQ, z = wyxyQ, Zg = x@y©Q@Zi Zg. В данном представлении функций не требуется получать инверсные сигналы у и ш. По полученным функциям можно построить схему ПДС. На основании рис. 2.62 легко понять, что если число X = const, то значение числа У с поступлением каждой группы тактового сигнала Н, состоящего из п импульсов, будет изменяться в соответствии с некоторой линейной функцией. В общем случае цифровой интегратор до момента переполнения разрядной сетки описьшается функцией X{kT), где У о - начальное значение, записанное в PrF. При поступлении групп тактового сигнала Н, состоящих из п импульсов, параллельная запись Б РгХ производиться не должна. § 2.10. ПОСЛЕДОВАТЕЛЬНАЯ СХЕМА РАВНОЗНАЧНОСТИ КОДОВ На последовательную схему равнозначности кодов (ПСРК) разряды кодов (Хп, Xl) и {уп, •••> yi) подаются последовательно разряд за разрядом синхронно с тактовым сигналом Н. ПСРК должна содержать, по крайней мере, один триггер для запоминания результата сравнения предыдущих разрядов. Будем полагать, что в исходном состоянии выходной сигнал триггера Q = О, а положение последних сравниваемых разрядов задается значением сигнала w = I. Зададим алгоритм работы синхронного автомата (ПСРК) следующим образом: 1) автомат находится в состоянии Q = О до тех пор, пока значения разрядов XVI у кодов совпадают; 2) пой/в у в/1/0 у 001/Оу ою/о ФФ/о первое несовпадение значений раз-vioi/Bym/Bvcfo) (УУР рядов X и у кодов переводит авто-viDB/iylii/i 1ФФ/0 мат Б состояние (? = 1 и в этом п чао г л. состоянии автомзт остается до Рис. 2.63. Граф переходов после- довательной схемьГ равнознач- окончания подачи разрядов кодов; ности кодов 3) решение о равнозначности (z =]) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 [ 25 ] 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||